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第一部分　基础篇1

第1章　Verilog的基本知识1

1.1 Verilog HDL的历史1

1.2 Verilog HDL和VHDL的异同2

1.3 EDA技术及其应用2

1.3.1 EDA技术的发展2

1.3.2　现代EDA技术的特点及应用3

1.3.3 EDA技术的范畴和应用4

1.3.4 EDA技术的发展4

1.4 IP复用技术及SOC概况5

1.4.1 IP核5

1.4.2　系统芯片5

1.5　本章小结6

第2章　常用Verilog语法7

2.1　模块7

2.2　标识符、关键字和注释9

2.2.1 标识符9

2.2.2　关键词9

2.3　数字值集合9

2.3.1　值的集合10

2.3.2　常量10

2.3.3　变量12

2.4　运算符和表达式13

2.4.1　逻辑运算符13

2.4.2　关系运算符14

2.4.3　算术运算符15

2.4.4　条件运算符15

2.4.5　等式运算符15

2.4.6　移位运算符16

2.4.7　位拼接运算符16

2.4.8　位运算符16

2.4.9　缩减运算符18

2.4.10　优先级别18

2.5　行为语句19

2.5.1 过程语句19

2.5.2　条件语句20

2.5.3　循环语句23

2.5.4　阻塞赋值和非阻塞赋值25

2.6 task和function说明语句26

2.6.1 任务（task）26

2.6.2 函数（function）28

2.6.3　任务和函数的异同29

2.7　编译预处理30

2.7.1 宏替换′define30

2.7.2　文件包含′include31

2.7.3 时间尺度′timescale32

2.7.4　条件编译′ifdef、′else、′endif33

2.8　本章小结34

第3章　功能仿真和下载配置35

3.1 ModelSim仿真工具35

3.1.1 ModelSim简介35

3.1.2 ModelSim基本仿真流程35

3.1.3 ModelSim仿真实例36

3.1.4　常用的ModelSim仿真命令介绍39

3.1.5 dataflow的应用40

3.1.6 ModelSim代码覆盖率查看40

3.2 Quartus Ⅱ的使用方法44

3.2.1 Quaruts Ⅱ设计实例45

3.2.2　应用RTL电路图观察器49

3.2.3 Altera的IP Core的使用50

3.3　下载配置设计54

3.3.1　配置方式介绍54

3.3.2　配置过程56

3.3.3 配置接口电路57

3.3.4 Altera公司下载电缆介绍61

3.3.5　配置芯片介绍63

3.4　本章小结64

第二部分　实践篇65

第4章　简单逻辑电路实现65

4.1　简单组合逻辑电路的Verilog HDL实现65

4.1.1　基本门电路65

4.1.2　译码器65

4.1.3　数据选择器66

4.1.4　半加器68

4.1.5　全加器69

4.2　简单时序逻辑的Verilog HDl实现70

4.2.1 D触发器71

4.2.2 R-S触发器72

4.2.3 J-K触发器73

4.2.4　计数器74

4.2.5　串并转换电路75

4.2.6　分频器76

4.3　几种常见的存储设备设计78

4.3.1 RAM的Verilog HDL实现78

4.3.2 ROM的Verilog HDL实现79

4.3.3 FIFO的Verilog HDL实现79

4.4　本章小结84

第5章　数字滤波器设计85

5.1　数字滤波器概述85

5.1.1 数字滤波器和模拟滤波器的比较85

5.1.2　数字滤波器的分类85

5.1.3　数字滤波器的数学模型86

5.1.4　数字滤波器的性能指标86

5.2 FIR滤波器的设计与实现87

5.2.1 FIR滤波器和IIR滤波器的比较87

5.2.2 FIR滤波器原理与结构87

5.2.3 FIR滤波器设计90

5.2.4　FIR滤波器的Verilog HDL实现92

5.3　IIR滤波器的设计与实现98

5.3.1 IIR滤波器原理与结构98

5.3.2　IIR滤波器的设计101

5.3.3 IIR滤波器的Verilog HDL实现105

5.4　多速率处理的设计110

5.4.1　抽取的原理110

5.4.2　抽取的Verilog HDL实现111

5.4.3 内插的原理112

5.4.4　内插的Verilog HDL实现113

5.5 CIC滤波器的设计114

5.5.1 CIC滤波器的基本理论114

5.5.2 CIC滤波器的Verilog HDL实现117

5.6　本章小结121

第6章　数字调制与解调系统设计122

6.1 数字调制与解调的基本原理122

6.2 ASK调制与解调系统的设计123

6.2.1 2-ASK调制原理123

6.2.2 2-ASK调制的Verilog HDL实现123

6.2.3 2-ASK解调原理125

6.2.4 2-ASK解调的Verilog HDL实现126

6.3 FSK调制与解调系统的设计128

6.3.1 2-FSK调制原理128

6.3.2 2-FSK调制的Verilog HDL实现128

6.3.3 2-FSK解调原理130

6.4 PSK调制与解调系统的设计133

6.4.1 2-PSK调制基本原理133

6.4.2 2-PSK调制的Verilog HDL实现134

6.4.3 2-PSK解调原理135

6.4.4 2-PSK解调的Verilog HDL实现136

6.5 QPSK调制与解调系统的设计138

6.5.1 QPSK调制原理138

6.5.2 QPSK调制的Verilog HDL实现139

6.5.3 QPSK解调141

6.5.4 QPSK解调的Verilog HDL实现141

6.6 PPM调制与解调系统的Veriog HDL实现143

6.6.1　PPM调制原理143

6.6.2 PPM调制的Verilog HDL实现144

6.6.3 PPM解调原理146

6.6.4 PPM解调的Verilog HDL实现146

6.7　本章小结148

第7章　RS编译码系统设计149

7.1　信道编码原理149

7.1.1　信道香农定理149

7.1.2　数字通信系统的组成149

7.1.3　差错控制系统分类和信道编码的简介150

7.2　线性分组码152

7.2.1　几种常见的线性分组码152

7.2.2　编码应用153

7.3 RS码的编译码器设计153

7.3.1 RS码编码系统的Verilog HDL实现154

7.3.2 RS码译码系统的Verilog HDL实现161

7.4　本章小结182

第8章　直接扩频通信系统设计183

8.1　扩频技术基本原理183

8.2　扩频序列发生器设计183

8.2.1 m序列发生器的设计184

8.2.2 Gold序列发生器的设计188

8.3　直接扩频调制系统设计192

8.3.1 设计原理192

8.3.2　程序设计193

8.3.3　程序仿真结果197

8.4　扩频接收机设计197

8.4.1 设计原理197

8.4.2　程序设计200

8.4.3　程序仿真结果204

8.5　本章小结205

第9章　网络管理中UART系统设计206

9.1 SNMP网络管理系统在光分组交换中的应用206

9.1.1 UART的基本原理208

9.1.2 UART的操作209

9.2 UART发射机的设计和实现210

9.3 UART接收机的设计和实现214

9.4 UART波特率发生器的设计和实现220

9.5　读／写RAM表控制模块设计和实现221

9.6 RAM表的IP Core调用方法226

9.7　本章小结227

第10章　以太网物理层关键技术的Verilog HDL实现228

10.1　以太网概述228

10.2　数据流扰码和解扰码器的Verilog HDL实现229

10.2.1 串行扰码和解扰码器的设计229

10.2.2 8位并行扰码器和解扰器的设计233

10.3 CRC-16的Verilog HDL实现237

10.3.1 串行CRC-16校验的Verilog HDL实现238

10.3.2　并行CRC-16的Verilog HDL实现241

10.4 SDH帧同步器的设计246

10.5　千兆以太网中8B/10B编译码器设计252

10.5.1 8B/10B编码原理252

10.5.2 8B/10B编码器的设计259

10.5.3 8B/10B译码器的设计266

10.6　本章小结270

第三部分　技巧和实验篇271

第11章　FPGA设计指导原则和代码规范271

11.1 FPGA设计指导原则271

11.1.1　深入理解阻塞赋值和非阻塞赋值271

11.1.2　组合逻辑设计注意事项272

11.1.3 时序逻辑设计注意事项273

11.1.4　可综合状态机的指导原则274

11.1.5　面积与速度互换原则277

11.1.6　同步设计原则278

11.1.7　乒乓操作279

11.1.8　串并转换280

11.1.9　流水线操作281

11.1.10　Testbench的编写方法281

11.2 Verilog HDL代码编写规范285

11.2.1　命名规则285

11.2.2　代码风格286

11.2.3　语法结构288

11.2.4　设计风格289

11.2.5　仿真部分291

11.2.6　综合部分293

11.2.7 Verilog HDL代码规范模板294

11.3　本章小结297

第12章　实验设计指导298

12.1　实验一　基本组合和时序逻辑电路设计298

12.1.1　实验目的298

12.1.2　实验原理298

12.1.3　实验内容299

12.1.4　实验步骤299

12.1.5　实验总结报告要求299

12.2　实验二　采用分布式算法FIR滤波器设计299

12.2.1　实验目的299

12.2.2　实验原理299

12.2.3　实验内容300

12.2.4　实验步骤300

13.2.5　实验总结报告要求300

12.3　实验三　MASK调制器设计300

12.3.1　实验目的300

12.3.2　实验原理301

12.3.3　实验内容301

12.3.4　实验步骤301

12.3.5　实验总结报告要求301

12.4　实验四　函数发生器设计302

12.4.1 实验目的302

12.4.2　实验原理302

12.4.3　实验内容303

12.4.4　实验步骤303

12.4.5　实验总结报告要求303

12.5　实验五　PCM采编器设计303

12.5.1 实验目的303

12.5.2　实验原理304

12.5.3　实验内容304

12.5.4　实验步骤304

12.5.5　实验总结报告要求305

12.6　实验六　循环码编译码器设计305

12.6.1　实验目的305

12.6.2　实验原理305

12.6.3　实验内容306

12.6.4　实验步骤306

12.6.5　实验总结报告要求306

12.7　实验七　FFT碟形运算单元设计307

12.7.1　实验目的307

12.7.2　实验原理307

12.7.3　实验内容307

12.7.4　实验步骤308

12.7.5　实验总结报告要求308

12.8　实验八　数字相关器设计308

12.8.1　实验目的308

12.8.2　实验原理308

12.8.3　实验内容309

12.8.4　实验步骤309

12.8.5　部分实验代码309

12.8.6　实验总结报告要求309

12.9　实验九　集中插入式帧同步器设计310

12.9.1　实验目的310

12.9.2　实验原理310

12.9.3　实验内容311

12.9.4　实验步骤311

12.9.5　实验总结报告要求311

12.10　实验十　多路信号复用的基带系统设计311

12.10.1　实验目的311

12.10.2　实验原理311

13.10.3　实验内容312

12.10.4　实验步骤312

12.10.5　实验总结报告要求312

12.11　本章小结312

参考文献及参考资料313